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[1]张榜,来金梅.一种基于FPGA的卷积神经网络加速器的设计与实现[J].复旦学报(自然科学版),2018,02:236-242.
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一种基于FPGA的卷积神经网络加速器的设计与实现(PDF)

《复旦学报》(自然科学版)[ISSN:/CN:]

期数:
2018年02
页码:
236-242
栏目:
出版日期:
2018-04-25

文章信息/Info

Title:
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作者:
 张榜来金梅
Author(s):
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关键词:
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Keywords:
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分类号:
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DOI:
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文献标识码:
A
摘要:
 本文提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的卷积神经网络加速器的设计与实现方法,以期在资源和功耗受限的平台中为卷积神经网络的计算提供加速.首先,我们采用了数据量化的方式将网络参数从浮点数转化为定点数,降低了加速系统所需的硬件开销;其次,本文提出了一种从FPGA端发起数据访问的系统架构,避免了系统运行中因处理器对FPGA的频繁干预而引起的性能下降;最后,本文为卷积神经网络的计算提出了高效的数据处理和缓存电路,从电路层面保证了加速器的计算效率.本文以交通标志识别为应用场景将上述加速方案进行了板级实现.测试结果显示,识别时间为49?ms,其中单个乘法器提供了0.081?GOPS的性能,性能功耗比达到了6.81?GOPS/W.通过和近年来相关领域其他文献的对比可以看出本文提出的方案在资源和功耗受限的情况下可以提供更高的性能.
Abstract:
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参考文献/References

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备注/Memo

备注/Memo:
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更新日期/Last Update: 2018-05-08